東京高等裁判所 平成９年（行ケ）３１６号 判決 1999年3月24日
東京都千代田区丸の内２丁目２番３号
原告
三菱電機株式会社
代表者代表取締役
北岡隆
訴訟代理人弁理士
深見久郎
同
森田俊雄
同
吉田博由
同
堀井豊
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官 伊佐山建志
指定代理人
丸山光信
同
森田信一
同
井上雅夫
同
小林和男
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
事実及び理由
第１ 当事者の求めた判決
１ 原告
特許庁が、平成７年審判第９３０９号事件について、平成９年９月２５日にした審決を取り消す。
訴訟費用は被告の負担とする。
２ 被告
主文と同旨
第２ 当事者間に争いのない事実
１ 特許庁における手続の経緯
原告は、昭和６１年６月２０日、名称を「ダイナミック型ＲＡＭ」（その後、「ダイナミック型ランダムアクセスメモリ」と補正）とする発明（以下「本願特許発明」という。）につき、特許出願（特願昭６１－１４５８００号）をしたが、平成７年４月４日に拒絶査定を受けたので、同年５月８日、これに対する不服の審判の請求をした。
特許庁は、同請求を、平成７年審判第９３０９号事件として審理したうえ、平成９年９月２５日、「本件審判の請求は、成り立たない。」との審決をし、その謄本は、同年１１月４日、原告に送達された。
２ 本願特許発明の特許請求の範囲の請求項(1)に記載された発明（以下「本願発明」という。）の要旨
通常アクセスモードとリフレッシュモードを有するダイナミック型ランダムアクセスメモリであって、
それぞれが、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対と、各ビット線対に対応して設けられたセンスアンプとを含む第１および第２のメモリアレイブロック、
前記第１および第２のメモリアレイブロックに共通に設けられ、前記第１および第２のメモリアレイブロックと外部との間でデータの入出力を行なうためのデータ入出力線対、
各列に対応して設けられ、前記第１のメモリアレイブロックの対応の列のビット線対の一端と前記第２のメモリアレイブロックの対応の列のビット線対の一端との間に接続された第１のトランスファゲート、
各列に対応して設けられ、前記第２のメモリアレイブロックの対応の列のビット線対の他端と前記データ入出力線対との間に接続された第２のトランスファゲート、
アドレス信号に従って前記第１および第２のメモリアレイブロックのうちのいずれかのメモリセルを選択する選択手段、
外部制御信号に従って、前記通常アクセスモードまたは前記リフレッシュモードを設定するモード設定手段、
前記モード設定手段によって前記通常アクセスモードが設定された場合に、前記選択手段によって前記第１のメモリアレイブロックのメモリセルが選択されたことに応じて前記第１および第２のメモリアレイブロックのセンスアンプを活性化させるとともに各列の第１のトランスファゲートおよび前記選択されたメモリセルが属する列の第２のトランスファゲートのみを導通させ、前記選択手段によって前記第２のメモリアレイブロックのメモリセルが選択されたことに応じて、前記第２のメモリアレイブロックのセンスアンプを活性化させるとともに前記第１のメモリアレイプロックのセンスアンプを非活性化させ、前記選択されたメモリセルが属する列の第２のトランスファゲートのみを導通させて、前記選択されたメモリセルのデータを前記データ入出力線対に与える読出制御手段、および
前記モード設定手段によって前記リフレッシュモードが設定された場合に、前記第１および第２のトランスファゲートを非導通状態に固定し、前記選択手段によつて前記第１のメモリアレイブロックのメモリセルが選択されたことに応じて前記第１のメモリアレイブロックのセンスアンプを活性化させるとともに前記第２のメモリアレイブロックのセンスアンプを非活性化させ、前記選択手段によって前記第２のメモリアレイブロックのメモリセルが選択されたことに応じて前記第２のメモリアレイブロックのセンスアンプを活性化させるとともに前記第１のメモリセルアレイブロックのセンスアンプを非活性化させて、前記選択されたメモリセルのデータのリフレッシュを行なうリフレッシュ制御手段を備える、ダイナミック型ランダムアクセスメモリ。
３ 審決の理由
審決は、別紙審決書写し記載のとおり、本願発明が、特開昭５９－１０１０９３号公報（以下「引用例１」という。）及び特開昭５７－９８１８８号公報（以下「引用例２」という。）に記載された発明（以下「引用例発明１」及び「引用例発明２」という。）に基づいて、当業者が容易に発明をすることができたものであるので、特許法２９条２項の規定により、特許を受けることができないとした。
第３ 原告主張の取消事由の要点
審決の理由中、本願発明の要旨の認定、引用例１及び２の記載事項の認定、本願発明と引用例発明との一致点及び相違点の認定、相違点<１>についての判断は、いずれも認める。
審決は、本願発明の創作容易性の検討において、本願発明と引用例発明との相違点<２>についての判断を誤った（取消事由）ものであるから、違法として取り消されなければならない。
１ 審決が、「ダイナミック型ランダムアクセスメモリの分野において、リフレッシュ時にメモリセルのデータを入出力しないこと、それ故データ入出力用スイッチを非導通状態に固定することは、例示するまでもなく周知」（審決書１８頁１４～１８行）であると認定したことは認めるが、これを根拠として、「リフレッシュモードが設定された場合に、前記第１および第２のトランスファゲートを非導通状態に固定」（同２０頁１９行～２１頁１行）することが、当業者が容易になし得たことであると判断したことは誤りである。
すなわち、本願の出願前におけるダイナミック型ランダムアクセスメモリにおいては、通常モード時に第１及び第２のトランスファゲートが導通状態であるのに対し、リフレッシュ時に非導通状態となるのは、データ入出力線対に直接つながるトランスファゲート（本願発明の第２のトランスファゲート）だけであって、隣接するメモリアレイブロックの対応するビット線対同士の接続を開閉する第１のトランスファゲートを、リフレッシュ時に非導通状態に固定することについては、従来、全く考えられていなかった。
このように通常モード時とリフレッシュモード時のいずれにおいても、第１のトランスファゲートを導通状態のままとし、単純に同じ制御を行う発想しか存在していなかった理由は、本願発明の採用したCMOSの回路とは異なり、当時使用されていた回路素子（いわゆるNMOSダイナミック回路）の性能上の制約から、動作モードの変更に応じて回路を切り換えるのに複雑な制御を要することが予想され、そのような制御の切換えは容易に実現できないということが当時の技術常識であったことと、消費電流の低減が、通常モードにおいて使用しないメモリアレイブロックを非動作とすることで十分であり、当時の技術常識ではそれ以上にリフレッシュモード時に消費電流を低減させる必要性がなかったこと、などの時代背景によるものである。このことは、技術文献によっては立証できないが、本願発明の発明者による宣誓供述書（甲第６号証）から明らかである。
２ また、審決が、引用例発明２に、非選択のメモリアレイブロックのセンスアンプの非活性化が開示されていると認定したことは認めるが、これを根拠にして、「リフレッシュモードが設定された場合に、前記第１および第２のトランスファゲートを非導通状態に固定」することが、当業者が容易になし得たことであると判断したことも誤りである。
すなわち、引用例発明２には、「読み出し／書き込み／リフレッシュ」と横並びで列挙されており、どのモードにおいても同様の動作（非選択のセンスアンプの不活性化）が行われることを開示しており、本願発明のように通常モードかリフレッシュモードかによって動作が異なることについては、何の示唆も存在していない。
しかも、引用例発明２の回路構成は、本願発明及び引用例発明１の対象となる回路構成と全く異なるものであるから、引用例発明１と引用例発明２を組み合わせることは不可能である。
具体的に示すと、引用例発明２において、添字ａ側及びｂ側の各サブアレイは、その第２図に示すように互いに独立した別個のメモリアレイであり、それぞれのサブアレイのビット線（コラム）が、トランスファゲートによって全体として１本のビット線として連結されるようなことはなく、左右に対称的に延びる２本のビット線で１つのコラムを構成するオープンビット線構造を有している。これに対し、本願発明のメモリセルアレイ＃１及び＃２は、本願明細書第４図に示すように、ビット線対（コラム）上で２つに分割されたものであり、また、隣接する双方のアレイの対応するビット線対同士の接続は、トランジスタＱＴＯ及びＱＴＯからなるトランスファゲートで開閉されるように構成されており、平行して同一方向に延びる２本のビット線で１つのコラムを構成するいわゆる折返しビット線構造を有している。
いいかえると、引用例発明２の１つのサブアレイの構成が、本願発明のメモリセルアレイ＃１及び＃２の双方を含む構成に対応しているから、引用例発明２では、本願発明の２つのメモリセルアレイ＃１及び＃２の双方に対して、１つのセンスアンプ（ＳＡａ又はＳＡｂ）を含む構成となり、各メモリセルアレイごとにそれ自身のセンスアンプを有する本願発明の構成とは全く相容れないものとなっている。このような構成上の相違点から、引用例発明２を本願発明の基本構成に組み合わせることは不可能である。
以上のとおり、引用例発明１及び２のいずれにも、本願発明のリフレッシュ制御手段に関する教示や示唆は存在していないから、仮にこの両発明を組み合わせたとしても、本願発明のリフレッシュ制御手段に想到し得ないことは明白である。
第４ 被告の反論の要点
審決の認定判断は正当であり、原告主張の取消事由は理由がない。
１ 審決は、引用例発明１における「トランジスタＱ５、Ｑ６」（本願発明の「第１のトランスファゲート」に包摂される。）が、本願発明の「第１のトランスファゲート」と同様に、メモリセルのデータを入出力する機能を有すること、それ故「トランジスタＱ５、Ｑ６」もまた、データ入出力用スイッチということができると認定し、さらに、ダイナミック型ランダムアクセスメモリの分野において、リフレッシュ時にメモリセルのデータを入出力しないこと、それ故データ入出力用スイッチを非導通状態に固定することは、例示するまでもなく周知であると認定し、この認定を前提とした上で、リフレッシュ時に第１のトランスファゲートを非導通状態に固定するように制御することは、当業者が容易になし得たことであると結論づけたものである。
また、ダイナミック型ランダムアクセスメモリの分野の開発競争が激しいことを考慮すると、原告の主張するように、通常モード時とリフレッシュモード時のいずれにおいても、第１のトランスファゲートを導通状態のままとし、単純に同じ制御を行う発想しか存在していなかったとは考え難いし、消費電流の低減も、ダイナミック型ランダムアクセスメモリの分野に留まらない電子装置一般の恒常的要請であるから、原告の主張するように、低減させる必要性がなかったとは考え難い。
２ 原告は、引用例発明２には、通常モードかリフレッシュモードかによって動作が異なることが示唆されていない旨主張するが、審決の進歩性の判断は、引用例発明２に通常モードかリフレッシュモードかによって動作が異なることが示唆されていることを前提とするものではないから、原告の主張は審決と直接関係がない。
また、原告は、本願発明と引用例発明２の「ビット線構造」が違い、基本構成が異なっているから、引用例発明１に引用例発明２を組み合わせることが不可能である旨主張するところ、「ビット線構造」（基本構成）が異なっているとなぜ組み合わせることが不可能であるのかその理由を述べていない。審決に両発明を組み合わせることは記載してないが、両発明は、ともに「ダイナミック型ランダムアクセスメモリ」に関し、しかもメモリセルアレイが複数のブロックに分けられ、各ブロックにセンスアンプが設けられているから、基本構成が同じであり、同じ技術分野に属するものである。そして、同じ技術分野に属する発明（技術思想）同士を組み合せることが広く行われていることは周知であるから、このことは当業者にとって容易なことといえる。
したがって、この点に関する審決の判断（審決書１８頁１４行～２１頁１４行）に、誤りはない。
第５ 当裁判所の判断
１ 審決の理由中、本願発明の要旨の認定、引用例１及び２の各記載事項の認定、本願発明と引用例発明１との一致点及び相違点の認定は、いずれも当事者間に争いがない。
また、引用例発明１において、メモリセルアレイが複数ブロックに分けられ、各ブロックにセンスアンプが設けられており、「メモリセルのデータをリフレッシュするリフレッシュモードも可能にするために、外部制御信号に従って、通常アクセスモードとリフレッシュモードを設定するモード設定手段を設けて本願発明のようにすることは、当業者が容易になし得たこと」（審決書１８頁７～１２行、相違点<１>についての判断）、「ダイナミック型ランダムアクセスメモリの分野において、リフレッシュ時にメモリセルのデータを入出力しないこと、それ故データ入出力用スイッチを非導通状態に固定することは、例示するまでもなく周知」（同１８頁１４～１８行）であること、引用例発明１においても、通常モードで、使用しないメモリアレイブロックを非動作とするため、隣接するメモリアレイブロックの対応するビット線対同士の接続を開閉するトランスファゲートを非導通状態に固定すること（同１４頁１３行～１５頁９行）、引用例発明２に、「読み出し／書き込み／リフレッシュ」のどのモードにおいても、非選択のメモリアレイブロックのセンスアンプの非活性化が開示されていること（同１１頁２０行～１２頁１５行）も、当事者間に争いがなく、本願の出願前におけるダイナミック型ランダムアクセスメモリにおいて、消費電流の低減を目的として、通常モードで使用しないメモリアレイブロックを非動作とすることが行われていたことは、原告の自認するところである。
そうすると、引用例発明１において、通常モードと異なるリフレッシュモードを設定し、リフレッシュ時にデータ入出力用スイッチを非導通状態に固定するとともに、消費電流の低減を目的として、同じダイナミック型ランダムアクセスメモリである引用例発明２に開示された、すべてのモードにおいて非選択のメモリアレイブロックのセンスアンプを非活性化するという構成を採用し、リフレッシュ時に使用しないメモリアレイブロックを非動作とするため、隣接するメモリアレイブロックの対応するビット線対同士の接続を開閉するトランスファゲートを非導通状態に固定することは、当業者が容易になし得たことであると認められる。
２ 原告は、本願の出願前におけるダイナミック型ランダムアクセスメモリにおいては、リフレッシュ時に第１のトランスファゲートを非導通状態に固定することは全く考えられていなかったと主張し、その根拠として、本願発明の採用したCMOS回路とは異なり、当時使用されていた回路素子（いわゆるNMOSダイナミック回路）の性能上の制約から、動作モードの変更に応じて回路を切り換えるのに複雑な制御を要することが予想され、そのような制御の切換えは容易に実現できないということが当時の技術常識であったことと、消費電流の低減が、通常モードにおいて使用しないメモリアレイブロックを非動作とすることで十分であり、当時の技術常識ではそれ以上にリフレッシュモード時に消費電流を低減させる必要性がなかったことを指摘する。
この点について、引用例２（甲第４号証）には、「従来のダイナミツクRAMは・・・各サブアレイに付随するセンス・リフレツシユ・アンプリフアイアを全部活性化させる方式を採用しているいるため、消費電力が大きくなるという欠点があつた。そして、ダイナミツクRAMの消費電力の８０％はセンス・リフレツシユ・アンプリフアイア部で消費されること・・・から、センス・リフレツシユ・アンプリフアイアの数が倍増することの悪影響は甚大である。本発明は以上の点に鑑み、このような欠点を除去すべくなされたもので、メモリセルの複数のサブアレイの一部のみを選択し、その選択されたサブアレイに付随するセンス・リフレツシユ・アンプリフアイアのみを活性化することにより、消費電力を大幅に低減することができ・・・るダイナミツクRAM・・・を提供することを目的としている。このような目的を達成するために、本発明は、メモリセルのマトリクス・アレイを複数のサブアレイに分割し、メモリセルの情報の読み出し、書き込み動作時に外部アドレス信号に応じて上記複数のサブアレイの一部を選択し、選択されたサブアレイ内のメモリセルのみをアクセスし、選択されたサブアレイに付随するセンス・リフレツシユ・アンプリフアイアのみを活性化させるようにした」（同号証４頁右上欄１１行～右下欄２行）、「上記実施例においては、NMOS-FETのダイナミツクRAMについて説明したが、PMOS,CMOSの各FETのダイナミックRAMでもよく、また、パイポーラ・トランジスタのダイナミツクRAMにおいても同様の構成は可能であり、同様の効果を奏する。」（同号証５頁右上欄１７行～左下欄２行）と記載されている。
これらの記載及び前示争いのない事実によれば、引用例発明２は、ダイナミックRAMにおいて消費電力を大幅に低減することを技術課題として、「読み出し／書き込み／リフレッシュ（再生）」のどのモードにおいても、選択されたサブアレイのセンス・リフレッシュ・アンプリファイアのみを活性化させ、選択されないサブアレイのセンス・リフレッシュ・アンプリファイアは非活性化とする構成が開示されているものと認められる。また、引用例発明２の出願（昭和５５年１２月１１日）当時、ダイナミック型ランダムアクセスメモリに使用されていた回路素子が、NMOSダイナミック回路に限られていたわけではなく、他のPMOS、CMOSの各FETのダイナミックRAMも使用されていたものと認められる。
そうすると、本願出願前においても、ダイナミック型ランダムアクセスメモリの回路素子が、NMOSダイナミック回路に限られないことは当然であるから、当時使用されていた回路素子が、本願発明の採用したCMOS回路とは異なるNMOSダイナミック回路であり、その性能上の制約から、動作モードの変更に応じて回路を切り換えるのに複雑な制御を要することが当時の技術常識であったという原告の主張は、その前提において誤りがあるうえ、動作モードの切換え制御が複雑であるとする技術的根拠も全く示されていないから、これを採用する余地はない。
また、引用例発明２においては、前示のとおり、「読み出し／書き込み／リフレッシュ（再生）」のどのモードにおいても、消費電力を大幅に低減することが技術課題とされていたものと認められるから、消費電流の低減が通常モードにおいて使用しないメモリアレイブロックを非動作とすることで十分であったとする原告の上記主張が、誤りであることは明らかである。しかも、上記主張を裏付けるに足る客観的技術文献を証拠として提出できないことは、原告も自認するところであるから、上記認定に反する本願発明の発明者による宣誓供述書（甲第６号証）は、到底措信することができない。
したがって、本願出願前におけるダイナミック型ランダムアクセスメモリにおいて、リフレッシュ時に第１のトランスファゲートを非導通状態に固定することは考えられていなかったとする原告の主張は、根拠がなく採用することができない。
また、原告は、引用例発明２に、本願発明のように通常モードかリフレッシュモードかによって動作が異なることについての示唆が存在していないと主張する。
しかし、前示のとおり、複数のアレイブロックを有する引用例発明１において、通常モードとリフレッシュモードとを設定するモード設定手段を設けて本願発明のようにすることは、当業者が容易になし得たことであり、引用例発明２には、そのいずれのモードにおいても、選択されたサブアレイのセンス・リフレッシュ・アンプリファイアのみを活性化させ、選択されないサブアレイのセンス・リフレッシュ・アンプリファイアは非活性化とする構成が開示されている。そして、審決は、このことを前提として、当業者が両発明から本願発明を容易に想到し得ると判断したものであり、引用例発明２に通常モードかリフレッシュモードかによって異なる動作が開示されている旨を認定したものではないから、原告の上記主張は失当というほかない。
さらに、原告は、引用例発明２の回路構成は、本願発明及び引用例発明１の対象となる回路構成と全く異なるものであるから、引用例発明１と引用例発明２を組み合わせることは不可能であると主張する。
しかし、原告は、その理由として、本願発明と引用例発明２の回路構成が異なることのみを主張するだけであり、引用例発明１と引用例発明２との組合せが困難である理由を示さないから、この点において明らかに失当な主張というべきである。しかも、引用例発明２は、本願発明及び引用例発明１と相違するオープンビット線構造ではあるが、前示のとおり、通常モードとリフレッシュモードのいずれにおいても、選択されたサブアレイのセンス・リフレッシュ・アンプリファイアのみを活性化させ、選択されないサブアレイのセンス・リフレッシュ・アンプリファイアは非活性化とする構成が開示されており、この構成を複数のアレイブロックを有する引用例発明１に適用し、リフレッシュモード時に選択されないメモリアレイブロックのセンスアンプを非活性化とすることを困難とするような技術的根拠は見出せないから、この点においても原告の主張を採用することはできない。
したがって、相違点<２>に関する審決の判断（審決書１８頁１４行～２１頁１４行）に誤りはない。
３ 以上のとおり、原告主張の取消事由は理由がなく、その他審決に取り消すべき瑕疵はない。
よって、原告の本訴請求は理由がないから、これを棄却することとし、訴訟費用の負担につき、行政事件訴訟法７条、民事訴訟法６１条を適用して、主文のとおり判決する。
（裁判長裁判官 田中康久 裁判官 石原直樹 裁判官 清水節）
平成７年審判第９３０９号
審決
東京都千代田区丸の内２丁目２番３号
請求人 三菱電機株式会社
大阪府大阪市北区南森町２丁目１番２９号 住友銀行南森町ビル 深見特許事務所
代理人弁理士 深見久郎
大阪府大阪市北区南森町２丁目１番２９号 住友銀行南森町ビル 深見特許事務所
代理人弁理士 森田俊雄
大阪府大阪市北区天神橋２丁目３番９号 八千代第一ビル 深見特許事務所
代理人弁理士 吉田博由
大阪府大阪市北区天神橋２丁目３番９号 八千代第一ビル 深見特許事務所
代理人弁理士 伊藤英彦
昭和６１年特許願第１４５８００号「ダイナミック型ランダムアクセスメモリ」拒絶査定に対する審判事件（昭和６３年１月７日出願公開、特開昭６３－２１９８）について、次のとおり審決する。
結論
本件審判の請求は、成り立たない。
理由
Ⅰ 本願発明
本件審判請求に係る特許願は昭和６１年６月２０日になされており、明細書及び図面の記載からみて、
その請求項第１項記載に係る発明（以下、「本願発明」という）の目的、効果は、「消費電流を低減すること」であり、
本願発明の構成は、
「通常アクセスモードとリフレッシュモードを有するダイナミック型ランダムアクセスメモリであって、
それぞれが、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対と、各ビット線対に対応して設けられたセンスアンプとを含む第１および第２のメモリアレイブロック、
前記第１および第２のメモリアレイブロックに共通に設けられ、前記第１および第２のメモリアレイブロックと外部との間でデータの入出力を行なうためのデータ入出力線対、
各列に対応して設けちれ、前記第１のメモリアレイブロックの対応の列のビット線対の一端と前記第２のメモリアレイブロックの対応の列のビット線対の一端との間に接続された第１のトランスファゲート、
各列に対応して設けられ、前記第２のメモリアレイブロックの対応の列のビット線対の他端と前記データ入出力線対との間に接続された第２のトランスファゲート、
アドレス信号に従って前記第１および第２のメモリアレイブロックのうちのいずれかのメモリセルを選択する選択手段、
外部制御信号に従って、前記通常アクセスモードまたは前記リフレッシュモードを設定するモード設定手段、
前記モード設定手段によって前記通常アクセスモードが設定された場合に、前記選択手段によって前記第１のメモリアレイブロックのメモリセルが選択されたことに応じて、前記第１および第２のメモリアレイブロックのセンスアンプを活性化させるとともに各列の第１のトランスファゲートおよび前記選択されたメモリセルが属する列の第２のトランスファゲートのみを導通させ、前記選択手段によって前記第２のメモリアレイブロックのメモリセルが選択されたことに応じて、前記第２のメモリアレイブロックのセンスアンプを活性化させるとともに前記第１のメモリアレイブロックのセンスアンプを非活性化させ、前記選択されたメモリセルが属する列の第２のトランスファゲートのみを導通させて、前記選択されたメモリセルのデータを前記データ入出力線対に与える読出制御手段、および
前記モード設定手段によって前記リフレッシュモードが設定された場合に、前記第１および第２のトランスファゲートを非導通状態に固定し、前記選択手段によって前記第１のメモリアレイブロックのメモリセルが選択されたことに応じて前記第１のメモリアレイブロックのセンスアンプを活性化させるとともに前記第２のメモリアレイブロックのセンスアンプを非活性化させ、前記選択手段によって前記第２のメモリアレイブロックのメモリセルが選択されたことに応じて前記第２のメモリアレイブロックのセンスアンプを活性化させるとともに前記第１のメモリセルアレイブロックのセンスアンプを非活性化させて、前記選択されたメモリセルのデータのリフレッシュを行なうリフレッシュ制御手段を備える、ダイナミック型ランダムアクセスメモリ」
である。（特許請求の範囲の欄或いは［問題点を解決するための手段］の欄の記載参照）
なお、上記「第１および第２のトランスファゲート」がメモリセルのデータを入出力するために設けられていることは明らかである。
Ⅱ 刊行物記載の発明
１ 当審が平成８年９月２５日付けで通知した拒絶の理由において提示した、特開昭５９－１０１０９３号公報（昭和５９年６月１１日特許庁発行、以下「刊行物１」という。第３図を参照）には、
通常アクセスモードを有する「ダイナミックランダムアクセスメモリ」であって、
それぞれが、行列状に配列された複数の「メモリセルＭＣ２、ＭＣ１」と、各行に対応して設けられた「ワード線ＷＬ２、ＷＬ１」と、各列に対応して設けられた「ビット線対ＢＬ２とＢＬ２、ＢＬ１とＢＬ１」と、各「ビット線対ＢＬ２とＢＬ２、ＢＬ１とＢＬ１」に対応して設けられた「センスアンプＳＡ２、ＳＡ１」とを含む第１および第２のメモリアレイブロック、
前記第１および第２のメモリアレイブロックに共通に設けられ、前記第１および第２のメモリアレイブロックと外部との間でデータの入出力を行なうための「データバスＤＢ、ＤＢ」、
各列に対応して設けられ、前記第１のメモリアレイブロックの対応の列の「ビット線対ＢＬ２とＢＬ２」の一端と前記第２のメモリアレイブロックの対応の列の「ビット線対ＢＬ１とＢＬ１」の一端との間に接続された「トランジスタＱ５、Ｑ６」、
各列に対応して設けられ、前記第２のメモリアレイブロックの対応の列の「ビット線対ＢＬ１とＢＬ１」の他端と前記「データバスＤＢ、ＤＢ」との間に接続された「トランジスタＱ１、Ｑ２」、
アドレス信号に従って前記第１および第２のメモリアレイブロックのうちのいずれかの「メモリセルＭＣ２、ＭＣ１」を選択する選択手段、
前記通常アクセスモードの場合に、前記選択手段によって前記第１のメモリアレイブロックの「メモリセルＭＣ２」が選択されたことに応じて、前記第１および第２のメモリアレイブロックの「センスアンプＳＡ２、ＳＡ１」を活性化させるとともに各列の「トランジスタＱ５、Ｑ６」および前記選択された「メモリセルＭＣ２」が属する列の「トランジスタＱ１、Ｑ２」のみを導通させ、前記選択手段によって前記第２のメモリアレイブロックの「メモリセルＭＣ１」が選択されたことに応じて、前記第２のメモリアレイブロックの「センスアンプＳＡ１」を活性化させるとともに前記第１のメモリアレイブロックの「センスアンプＳＡ２」を非活性化させ、前記選択された「メモリセルＭＣ１」が属する列の「トランジスタＱ１、Ｑ２」のみを導通させて、前記選択された「メモリセルＭＣ２、ＭＣ１」のデータを前記「データバスＤＢ、ＤＢ」に与える読出制御手段、を備える、「ダイナミックランダムアクセスメモリ」、
であって、
消費電流を低減することができる、
という発明が記載されている。（特に、第４頁左下欄第９行～第１３行の記載参照）
ここで、上記発明を本願発明の用語で表現する。
上記発明の「ダイナミックランダムアクセスメモリ」、「メモリセルＭＣ２、ＭＣ１」、「ワード線ＷＬ２、ＷＬ１」、「ビット線対ＢＬ２とＢＬ２、ＢＬ１とＢＬ１」、「センスアンプＳＡ２、ＳＡ１」、「データバスＤＢ、ＤＢ」は、夫々本願発明の「ダイナミック型ランダムアクセスメモリ」、「メモリセル」、「ワード線」、「ビット線対」、「センスアンプ」、「データ入出力線対」、と同義であり、
上記発明の「トランジスタＱ５、Ｑ６」、「トランジスタＱ１、Ｑ２」は、夫々本願発明の「第１のトランスファゲート」、「第２のトランスファゲート」に包摂されることを考慮すると、
刊行物１には、
通常アクセスモードを有するダイナミック型ランダムアクセスメモリであって、
それぞれが、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対と、各ビット線対に対応して設けられたセンスアンプとを含む第１および第２のメモリアレイブロック、
前記第１および第２のメモリアレイブロックに共通に設けられ、前記第１および第２のメモリアレイブロックと外部との間でデータの入出力を行なうためのデータ入出力線対、
各列に対応して設けられ、前記第１のメモリアレイブロックの対応の列のビット線対の一端と前記第２のメモリアレイブロックの対応の列のビット線対の一端との間に接続された第１のトランスファゲート、
各列に対応して設けられ、前記第２のメモリアレイブロックの対応の列のビット線対の他端と前記データ入出力線対との間に接続された第２のトランスファゲート、
アドレス信号に従って前記第１および第２のメモリアレイブロックのうちのいずれかのメモリセルを選択する選択手段、
前記通常アクセスモードの場合に、前記選択手段によって前記第１のメモリアレイブロックのメモリセルが選択されたことに応じて、前記第１および第２のメモリアレイブロックのセンスアンプを活性化させるとともに各列の第１のトランスファゲートおよび前記選択されたメモリセルが属する列の第２のトランスファゲートのみを導通させ、前記選択手段によって前記第２のメモリアレイブロックのメモリセルが選択されたことに応じて、前記第２のメモリアレイブロックのセンスアンプを活性化させるとともに前記第１のメモリアレイブロックのセンスアンプを非活性化させ、前記選択されたメモリセルが属する列の第２のトランスファゲートのみを導通させて、前記選択されたメモリセルのデータを前記データ入出力線対に与える読出制御手段、を備える、ダイナミック型ランダムアクセスメモリ、
であって、
消費電流を低減することができる、
という発明（以下、「第１の発明」という）が記載されている。
２ 同様に、当審で平成８年９月２５日付けで通知した拒絶の理由において提示した、特開昭５７－９８１８８号公報（昭和５７年６月１８日特許庁発行、以下「刊行物２」という。第５図を参照）には、
「Ｘアドレス信号Ｘn」に従って「添え字ａ側のサブアレイ」と「添え字ｂ側のサブアレイ」のいずれかの「メモリセルＭＣＬ」を選択する「センス・リフレッシュ・アンプリファイヤ・デコーダＳＡＤ」と、
前記「センス・リフレッシュ・アンプリファイヤ・デコーダＳＡＤ」によって前記「添え字ａ側のサブアレイ」の「メモリセルＭＣＬ」が選択されたことに応じて前記「添え字ａ側のサブアレイ」の「センス・リフレッシュ・アンプリファイヤＳＡａ」を活性化させるとともに前記「添え字ｂ側のサブアレイ」の「センス・リフレッシュ・アンプリファイヤＳＡｂ」を非活性化させ、前記「センス・リフレッシュ・アンプリファイヤ・デコーダＳＡＤ」によって前記「添え字ｂ側のサブアレイ」の「メモリセルＭＣＬ」が選択されたことに応じて前記「添え字ｂ側のサブアレイ」の「センス・リフレッシュ・アンプリファイヤＳＡｂ」を活性化させるとともに前記「添え字ａ側のサブアレイ」の「センス・リフレッシュ・アンプリファイヤＳＡａ」を非活性化させて、前記選択された「メモリセルＭＣＬ」のデータの「読み出し／書き込み／リフレッシュ（再生）」を行なう「読み出し／書き込み／リフレッシュ（再生）」制御手段を設けた「ダイナミックＲＡＭ」
であって、
「消費電力を低減することができる」、
という発明（以下、「第２の発明」という）が記載されている。
Ⅲ 本願発明の創作可能性
本願発明（以下、「前者」という）と刊行物１に記載された第１の発明（以下、「後者」という）とを比較すると、
両者が、
消費電流を低減すること、を目的、効果とし、
通常アクセスモードを有するダイナミック型ランダムアクセスメモリであって、
それぞれが、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対と、各ビット線対に対応して設けられたセンスアンプとを含む第１および第２のメモリアレイブロック、
前記第１および第２のメモリアレイブロックに共通に設けられ、前記第１および第２のメモリアレイブロックと外部との間でデータの入出力を行なうためのデータ入出力線対、
各列に対応して設けられ、前記第１のメモリアレイブロックの対応の列のビット線対の一端と前記第２のメモリアレイブロックの対応の列のビット線対の一端との間に接続された第１のトランスファゲート、
各列に対応して設けられ、前記第２のメモリアレイブロックの対応の列のビット線対の他端と前記データ入出力線対との間に接続された第２のトランスファゲート、
アドレス信号に従って前記第１および第２のメモリアレイブロックのうちのいずれかのメモリセルを選択する選択手段、
前記通常アクセスモードの場合に、前記選択手段によって前記第１のメモリアレイブロックのメモリセルが選択されたことに応じて、前記第１および第２のメモリアレイブロックのセンスアンプを活性化させるとともに各列の第１のトランスファゲートおよび前記選択されたメモリセルが属する列の第２のトランスファゲートのみを導通させ、前記選択手段によって前記第２のメモリアレイブロックのメモリセルが選択されたことに応じて、前記第２のメモリアレイブロックのセンスアンプを活性化させるとともに前記第１のメモリアレイブロックのセンスアンプを非活性化させ、前記選択されたメモリセルが属する列の第２のトランスファゲートのみを導通させて、前記選択されたメモリセルのデータを前記データ入出力線対に与える読出制御手段、を備える、ダイナミック型ランダムアクセスメモリ、
を構成要件としそいる点で一致しており、
<１> 前者が、メモリセルのデータをリフレッシュするリフレッシュモードも可能にするために、外部制御信号に従って、通常アクセスモードとリフレッシュモードを設定するモード設定手段を設けているのに対して、後者がそのようなモード設定手段を設けているか否か明示していない点、
<２> 消費電流を低減するために、前者が、前記リフレッシュモードが設定された場合に、前記第１および第２のトランスファゲートを非導通状態に固定し、前記選択手段によって前記第１のメモリアレイブロックのメモリセルが選択されたことに応じて前記第１のメモリアレイブロックのセンスアンプを活性化させるとともに前記第２のメモリアレイブロックのセンスアンプを非活性化させ、前記選択手段によって前記第２のメモリアレイブロックのメモリセルが選択されたことに応じて前記第２のメモリアレイブロックのセンスアンプを活性化させるとともに前記第１のメモリセルアレイブロックのセンスアンプを非活性化させて、前記選択されたメモリセルのデータのリフレッシュを行なうリフレッシュ制御手段を設けているのに対して、後者がそのようなリフレッシュ制御手段を設けていない点、
で相違している。
従って、本願発明は、刊行物１に記載された第１の発明において、<１>′メモリセルのデータをリフレッシュするリフレッシュモードも可能にするために、外部制御信号に従って、通常アクセスモードとリフレッシュモードを設定するモード設定手段を設け、<２>′更に消費電流を低減するために、前記リフレッシュモードが設定された場合に、前記第１および第２のトランスファゲートを非導通状態に固定し、前記選択手段によって前記第１のメモリアレイブロックのメモリセルが選択されたことに応じて前記第１のメモリアレイブロックのセンスアンプを活性化させるとともに前記第２のメモリアレイブロックのセンスアンプを非活性化させ、前記選択手段によって前記第２のメモリアレイブロックのメモリセルが選択されたことに応じて前記第２のメモリアレイブロックのセンスアンプを活性化させるとともに前記第１のメモリセルアレイブロックのセンスアンプを非活性化させて、前記選択されたメモリセルのデータのリフレッシュを行なうリフレッシュ制御手段を設けることにより、発明をすることができたものである。
Ⅳ 本願発明の創作容易性
上記<１>′、<２>′について検討する。
<１>′について、
ダイナミック型ランダムアクセスメモリの分野において、メモリセルのデータをリフレッシュすること、これをリフレッシュモードということ、リフレッシュモードも可能にするために、外部制御信号に従って、通常アクセスモードとリフレッシュモードを設定するモード設定手段を設けることは、何れも例示するまでもなく周知であるので、
刊行物１に記載された第１の発明において、メモリセルのデータをリフレッシュするリフレッシュモードも可能にするために、外部制御信号に従って、通常アクセスモードとリフレッシュモードを設定するモード設定手段を設けて本願発明のようにすることは、当業者が容易になし得たことである。
<２>′について、
ダイナミック型ランダムアクセスメモリの分野において、リフレッシュ時にメモリセルのデータを入出力しないこと、それ故データ入出力用スイッチを非導通状態に固定することは、例示するまでもなく周知であり、
「Ｘアドレス信号Ｘn」（本願発明の「アドレス信号」と同義である）に従って「添え字ａ側のサブアレイ」（本願発明の「第１のメモリアレイブロック」と等価である）と「添え字ｂ側のサブアレイ」（本願発明の「第２のメモリアレイブロック」と等価である）のいずれかの「メモリセルＭＣＬ」（本願発明の「メモリセル」と同義である）を選択する「センス・リフレッシュ・アンプリファイヤ・デコーダＳＡＤ」（本願発明の「選択手段」と等価である）と、
前記「センス・リフレッシュ・アンプリファイヤ・デコーダＳＡＤ」によって前記「添え字ａ側のサブアレイ」の「メモリセルＭＣＬ」が選択されたことに応じて前記「添え字ａ側のサブアレイ」の「センス・リフレッシュ・アンプリファイヤＳＡａ」（本願発明の「センスアンプ」と等価である）を活性化させるとともに前記「添え字ｂ側のサブアレイ」の「センス・リフレッシュ・アンプリファイヤＳＡｂ」（本願発明の「センスアンプ」と等価である）を非活性化させ、前記「センス・リフレッシュ・アンプリファイヤ・デコーダＳＡＤ」によって前記「添え字ｂ側のサブアレイ」の「メモリセルＭＣＬ」が選択されたことに応じて前記「添え字ｂ側のサブアレイ」の「センス・リフレッシュ・アンプリファイヤＳＡｂ」を活性化させるとともに前記「添え字ａ側のサブアレイ」の「センス・リフレッシュ・アンプリファイヤＳＡａ」を非活性化させて、前記選択された「メモリセルＭＣＬ」のデータの「読み出し／書き込み／リフレッシュ（再生）」を行なう「読み出し／書き込み／リフレッシュ（再生）」制御手段（本願発明の「リフレッシュ制御手段」を包摂する）を設けた「ダイナミックＲＡＭ」（本願発明の「ダイナミック型ランダムアクセスメモリ」と同義である）であって、「消費電力を低減することができる」、という発明は、刊行物２に第２の発明として記載されているので、
刊行物１に記載された第１の発明において、
<１>′のように、モード設定手段を設け、更に消費電流を低減するために、前記モード設定手段によって前記リフレッシュモードが設定された場合に、前記第１および第２のトランスファゲートを非導通状態に固定し、前記選択手段によって前記第１のメモリアレイブロックのメモリセルが選択されたことに応じて前記第１のメモリアレイブロックのセンスアンプを活性化させるとともに前記第２のメモリアレイブロックのセンスアンプを非活性化させ、前記選択手段によって前記第２のメモリアレイブロックのメモリセルが選択されたことに応じて前記第２のメモリアレイブロックのセンスアンプを活性化させるとともに前記第１のメモリセルアレイブロックのセンスアンプを非活性化させて、前記選択されたメモリセルのデータのリフレッシュを行なうリフレッシュ制御手段を設けて本願発明のようにすることは、当業者が容易になし得たことである。
Ⅴ 結び
以上Ⅰ～Ⅳ項を総合して判断すると、本願発明は、刊行物１に記載された第１の発明に基づいて当業者が容易に発明をすることができたものであるので、その請求項第２項記載に係る発明について審理するまでもなく、特許法第２９条第２項の規定により、本件審判請求人である本願出願人は本願発明について特許を受けることができない。
よって、結論の通り審決する。
平成９年９月２５日
審判長 特許庁審判官 （略）
特許庁審判官 （略）
特許庁審判官 （略）